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Kintex-7 FPGAs Data Sheet: DC and AC Switching Characteristics
Table 24: OLOGIC Switching Characteristics
Speed Grade
Symbol
Description
1.0V
0.9V
Units
-3
-2/-2L
-1
-1M
-2L
Setup/Hold
T ODCK /T OCKD
D1/D2 pins Setup/Hold with respect to
CLK
0.45/–0.13 0.50/–0.13 0.58/–0.13 0.58/–0.13 0.79/–0.18
ns
T OOCECK /T OCKOCE
T OSRCK /T OCKSR
OCE pin Setup/Hold with respect to CLK
SR pin Setup/Hold with respect to CLK
0.28/0.03
0.32/0.18
0.29/0.03
0.38/0.18
0.45/0.03
0.70/0.18
0.45/0.03
0.70/0.18
0.35/–0.10
0.62/–0.04
ns
ns
T OTCK /T OCKT
T1/T2 pins Setup/Hold with respect to
CLK
0.49/–0.16 0.56/–0.16 0.68/–0.16 0.68/–0.13 0.67/–0.18
ns
T OTCECK /T OCKTCE
TCE pin Setup/Hold with respect to CLK
0.28/0.01
0.30/0.01
0.45/0.01
0.45/0.06
0.31/–0.10
ns
Combinatorial
T ODQ
D1 to OQ out or T1 to TQ out
0.73
0.81
0.97
0.97
1.18
ns
Sequential Delays
T OCKQ
T RQ_OLOGICE2
T GSRQ_OLOGICE2
T RQ_OLOGICE3
T GSRQ_OLOGICE3
CLK to OQ/TQ out
SR pin to OQ/TQ out (HP I/O banks only)
Global Set/Reset to Q outputs (HP I/O
banks only)
SR pin to OQ/TQ out (HR I/O banks
only)
Global Set/Reset to Q outputs (HR I/O
banks only)
0.41
0.63
7.60
0.63
7.60
0.43
0.70
7.60
0.70
7.60
0.49
0.83
10.51
0.83
10.51
0.49
0.83
10.51
0.83
10.51
0.63
1.12
11.39
1.12
11.39
ns
ns
ns
ns
ns
Set/Reset
T RPW_OLOGICE2
T RPW_OLOGICE3
Minimum Pulse Width, SR inputs (HP I/O
banks only)
Minimum Pulse Width, SR inputs (HR
I/O banks only)
0.54
0.54
0.54
0.54
0.63
0.63
0.63
0.63
0.68
0.68
ns, Min
ns, Min
DS182 (v2.8) March 4, 2014
Product Specification
www.xilinx.com
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